반응형 Verilog HDL1 [Verilog HDL] clog2 RTL을 작성하다보면 bit width를 계산하는 일이 종종있다. 특히, input/output port 선언에 있어서 정확한 bit는 각종 design check 과정에 있어서 경고를 줄일 수 있는 좋은 디자인이다.간단하게, 십의 자리 단위의 정수라면 2진수로 바꾸기도 쉽지만 숫자가 커질 수록 계산이 복잡해진다. 최근에는 계산기로 그냥 입력해서 2진수의 자릿수를 확인하는 방법이 있지만 parameter로 선언된 bit width를 찾아가면서 상수값을로 설정 할 수 없을 뿐더러, parameter overriding 이 된다면 진짜 그야말로 완전 잘못 설계하는 RTL이 된다.이때, 이런 일을 방지하기 위해서 유연함을 끼워주는 경우가 있는데 이때 사용하는 것이 clog2이다.clog2는 간단하게 설명하면 .. 2025. 2. 12. 이전 1 다음 728x90 반응형